输入输出扩展芯片以及其验证方法与流程

本发明关于输入输出扩展芯片(input/output expander(IOE)chip)以及其验证方法。

背景技术：

芯片流片(tapeout)后尚须经过验证程序。验证程序通常是抓取芯片内部不同硬件模块的侦错信号(debug signal)进行分析来达到侦错的目的。

以芯片组(chipset)为例，一般是经由其上动态随机存取内存控制器(DRAM controller)大量的高速输入输出管脚(IO pins)侦错。

然而，输入输出扩展芯片(IOE chip；例如，高速周边组件互连切换器(PCIE switch))不一定存在类似动态随机存取内存控制器如此具有大量高速输入输出管脚的硬件，传统解决方式是额外增加输入输出管脚，以实现芯片验证。如此一来，封装体积以及成本都会显著增加。特别是，增设的输入输出管脚(如，通用型输入输出管脚(GPIO))一般是连结逻辑分析装置(logic analyzer)展现其信号的波形以供侦错。但通用型输入输出管脚(GPIO)的操作速度有限，对高速内部信号侦错不利，有可能导致侦错信号失真。

技术实现要素：

本发明揭露一种输入输出扩展芯片，得以利用既有的信号下行端口(signal downstream port)，以不过分限制传送速度的方式输出信号供侦错。

根据本发明一种实施方式实现的输入输出扩展芯片包括侦错用信号产生器、侦错用封包产生器以及至少一信号下行端口。该侦错用信号产生器将根据该输入输出扩展芯片内部主流时钟自该输入输出扩展芯片中至少一硬件模块采样获得的信号组合产生侦错用信号。该侦错用封包产生器产生侦错用封包，其中该侦错用封包乘载该侦错用信号。该侦错用封包经由上述至少一信号下行端口中的其中一个从该输入输出扩展芯片输出以进行信号侦错。

本发明揭露一种输入输出扩展芯片验证方法，其中一种实施方式包括以下步骤：将根据输入输出扩展芯片内部主流时钟自该输入输出扩展芯片中至少一硬件模块采样获得的信号组合产生侦错用信号；产生侦错用封包，其中该侦错用封包乘载该侦错用信号；以及传送该侦错用封包至该输入输出扩展芯片的至少一信号下行端口中的其中一个从该输入输出扩展芯片输出以进行信号侦错。

本发明的前述输入输出扩展芯片及其验证方法将侦错用信号封装为侦错用封包，并利用输入输出扩展芯片已有的信号下行端口作为芯片验证的输入/输出端口，无需额外增加输入输出管脚。此外，本发明采样用的主流时钟可选自该输入输出扩展芯片上既有的较高操作时钟；例如，直接内存存取(DMA)用的操作时钟。如此一来，无须为了芯片验证另外提供专用的时钟，相当节约成本。

下文特举实施例，并配合所附图示，详细说明本发明内容。

附图说明

图1根据本发明一种实施方式图解输入输出扩展芯片100；

图2根据本发明一种实施方式图解该输入输出扩展芯片100验证时的连结状况；

图3以流程图搭配图1、图2说明根据本发明一种实施方式所实现的一种输入输出扩展芯片验证方法；

图4根据本发明一种实施方式图解对应硬件模块的采样器400；

图5以流程图根据本发明一种实施方式说明硬件模块的信号采样；

图6A根据本发明一种实施方式图解64位封装模式的侦错用封包600；以及

图6B根据本发明一种实施方式图解32位封装模式的侦错用封包600。

具体实施方式

以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本发明内容。实际发明范围应依照申请专利范围界定之。

图1根据本发明一种实施方式图解输入输出扩展芯片100，包括多个硬件模块102_1、102_2…102_(N-1)、102_N、多个采样器104_1、104_2…104_(N-1)、104_N、侦错用信号产生器106、侦错用封包产生器108、路由器110以及至少一信号下行端口(downstream port)112(图中为了简洁仅显示选定使用的信号下行端口112)。

所述采样器104_1、104_2…104_(N-1)、104_N个别对应所述硬件模块102_1、102_2…102_(N-1)、102_N，根据该输入输出扩展芯片100内部主流时钟MS_CLK分别自所对应的硬件模块采样获得信号，交由该侦错用信号产生器106组合产生侦错用信号DS。该侦错用封包产生器108用于产生侦错用封包DP，该侦错用封包DP乘载该侦错用信号DS。该侦错用封包DP经由其中的信号下行端口112从该输入输出扩展芯片100输出以进行信号侦错。在一实施例中，该路由器110传送该侦错用封包DP至选定的信号下行端口112。信号下行端口112可以其中物理层实现侦错用封包DP的并串转换，输出串行的侦错用封包DP_S。

上述主流时钟MS_CLK可选自该输入输出扩展芯片100上既有的较高操作时钟。例如，自所述硬件模块102_1、102_2…102_(N-1)、102_N的操作时钟中的高频者择一。例如，选用直接内存存取(DMA)用的操作时钟。如此一来，本发明无须为了芯片验证另外提供专用的时钟，相当节约成本。

特别是，该信号下行端口112也可以是既存于传统输入输出扩展芯片者，无须为了芯片验证另外增设。传统输入输出扩展芯片通常采用信号下行端口来外接装置、或级联其它接口扩展切换器。本发明还将信号下行端口用作芯片验证的输入/输出端口。

一种实施方式中，该输入输出扩展芯片100可为高速周边组件互连切换器(PCIE switch)。该信号下行端口112可以是PCIE下行端口(PCIE downstream port)。该路由器110可以由PCIE集线器(PCIE hub)以及多工器串接组合而成，使侦错用封包DP经该PCIE集线器再经该多工器传送至PCIE下行端口。此外，PCIE切换器所具备的多通道(lane)特性也有助于传送高速的大数量数据供侦错。PCIE切换器还有不受限于控制器驱动器(controller driver)就可以往外打封包的特性，极适合应用本发明技术。值得注意的是，除PCIE切换器外，其它具有信号下行端口、采多通道、且不受限于控制器驱动器就可以往外打封包的芯片皆适合使用本发明技术。

整理之，依照以上定义的主流时钟MS_CLK作硬件模块取样、且利用既有的信号下行端口112作输出的设计，不仅成本低廉，还得以较高的传送速度输出信号供侦错。值得注意的是，在输入输出扩展芯片100的制程和成本允许的情况下，选择既有的操作时钟中越高者作为主流时钟MS_CLK来进行采样，所得到的侦错用信号的失真越小；但是低成本的芯片往往不允许使用太高的操作时钟，因此本发明选择该输入输出扩展芯片100上哪一个既有的操作时钟作为主流时钟MS_CLK取决于输入输出扩展芯片100的制程和成本，即是说，本发明的主流时钟MS_CLK采用工艺条件和成本允许的既有的操作时钟中较高者。

一种实施方式中，该输入输出扩展芯片100还整合有芯片组的南桥。

一种实施方式中，所述硬件模块102_1、102_2…102_(N-1)、102_N可为PCIE硬件、XHCI硬件、SATA硬件、GNIC硬件…等，至于各自提供何种信号作侦错，则可由使用者经由基本输入输出系统(BIOS)或操作系统(OS)中特定的侦错工具设置特定的控制缓存器(control register)决定。然而，如此直接由芯片上硬件模块取得的信号相当高速(例如60M～500M)，本发明一种实施方式规画由耦接于信号下行端口112的协议分析仪抓取侦错用封包(后面图2会详述)，然后以离线方式分析所抓取的侦错用封包以侦错，较通过低速的通用型输入输出管脚(GPIO)耦接的逻辑分析器(LA)实时地分析侦错用信号的波形进行侦错的先前技术更优，因为低速的GPIO管脚有可能引入侦错信号失真。

图2根据本发明一种实施方式图解该输入输出扩展芯片100验证时的连结状况。该输入输出扩展芯片100经由该信号下行端口112耦接环回卡(loopback card)202确立连结状态(link status)，使出自该输入输出扩展芯片100呈串行的侦错用封包DP_S得以被协议分析仪208抓取以进行侦错。在一实施例中，环回卡202将自该信号下行端口112的发送端(TX)输出的侦错用封包DP_S送回该信号下行端口112的接收端(RX)，以确立对应的协议(例如PCIE协议)的连结(link)。

一种实施方式以信号分析软件204对协议分析仪208抓取的侦错用封包DP_S进行侦错。以PCIE切换器为例，传统应用上，协议分析仪208是用于抓取PCIE切换器与PCIE装置之间的PCIE封包来分析。根据本发明一种实施方式，协议分析仪208则是抓取信号下行端口112与环回卡202之间的串行的侦错用封包DP_S，该信号分析软件204还可离线地分析协议分析仪208所抓取到的串行的侦错用封包DP_S中的有效信息，使数字信号转换为易于理解的波形图以进行侦错。特别是，输入输出扩展芯片100以封包方式打出的信号得以采文本文件(txt file)存于协议分析仪208内，在一实施例中，可在需要分析时将该文本文件拷贝至验证用计算机206，以验证用计算机206的信号分析软件204进行分析以实现侦错，故输入输出扩展芯片100内部无须特别设置存储空间以存储侦错用封包DP_S，并且侦错分析可以离线地在验证用计算机206上进行，提高了抓取侦错信号的效率。

本发明一种实施方式为一种输入输出扩展芯片验证方法，图3以流程图搭配图1、图2来说明。步骤S302耦接该信号下行端口112至环回卡202，由环回卡202仿真响应该信号下行端口112，确立该信号下行端口112处连结状态、且所输出信号得以确实送出后被协议分析仪208抓取以供侦错。步骤S304操作所述采样器104_1、104_2…104_(N-1)、104_N根据该主流时钟MS_CLK分别自所述硬件模块102_1、102_2…102_(N-1)、102_N采样获得信号，交由步骤S306组合产生侦错用信号DS。步骤S308产生侦错用封包DP，其乘载该侦错用信号DS。步骤S310传送该侦错用封包DP至该信号下行端口112。步骤S312中，信号下行端口112对该侦错用封包DP进行并串转换，输出串行的侦错用封包DP_S通过环回卡202确立的连结状态由该协议分析仪208抓取供侦错。

由于硬件模块102_1、102_2…102_(N-1)、102_N的操作时钟相当多元，若要统一以主流时钟MS_CLK采样，须进行时钟域转换(Clock Domain Crossing，CDC)。例如，USB3硬件的操作时钟可能高达500M频，远超过其它低速硬件的操作时频(例如，60M,120M,125M,250M)。当主流时钟MS_CLK选择为250M频时，时钟域转换需求即相应而生。

一种实施方式中，所述采样器104_1、104_2…104_(N-1)、104_N以先入先出缓冲器(FIFO buffer)的多层结构，分别对所述采样器104_1、104_2…104_(N-1)、104_N所对应的硬件模块102_1、102_2…102_(N-1)、102_N的至少一被采信号实现时钟域转换(CDC)，将对应的被采信号转换至该主流时钟MS_CLK的时钟域，使根据该主流时钟MS_CLK自所对应的硬件模块采样获得的信号不失真。

关于数据的处理，面对硬件模块102_1、102_2…102_(N-1)、102_N多元的操作时钟，所述采样器104_1、104_2…104_(N-1)、104_N需使数据单元的操作时钟统一。一种实施方式中，所揭露的采样器是采多个寄存器以及多个多工器将所对应的硬件模块供应的被采信号划分为多组，其中同一组被采信号的操作时钟属于相同时钟域。

图4根据本发明一种实施方式图解对应硬件模块的采样器400，其中除了时钟域转换所需的先入先出缓冲器Asyn_FIFO_0…Asyn_FIFO_3、还采用被采信号划分所需的多个寄存器402以及多个多工器404。如图所示，硬件模块供应的各笔16位数据将以x4方式并行推入寄存器402。例如，图上寄存器402储存(n+1)x4笔16位数据DBBG_GRP0[0]…DBBG_GRP0[n]、DBBG_GRP1[0]…DBBG_GRP1[n]、DBBG_GRP2[0]…DBBG_GRP2[n]、DBBG_GRP3[0]…DBBG_GRP3[n]。经多工器402选择后，实际传递给后续模块侦错用的各16位数据单元可确保其中16位时钟同步(如，操作时钟属于同一时钟域)。

以下还讨论先入先出缓冲器Asyn_FIFO_0…Asyn_FIFO_3如何实现时钟域转换。

被采信号(由多工器404从对应的寄存器402所储存(n+1)笔被采信号中选择出来的一笔)的被采信号时钟(编号为DB_CLK)的频率大于或等于该主流时钟MS_CLK的二分之一频率、且小于或等于该主流时钟MS_CLK的频率时(例如，主流时钟MS_CLK采用250M，而125M≤DB_CLK≤250M)，所揭露的采样器400根据该被采信号时钟DB_CLK将该被采信号推入先入先出缓冲器(Asyn_FIFO_0…Asyn_FIFO_3其中之一)，再根据该主流时钟MS_CLK将数据推出该先入先出缓冲器。先入先出缓冲器在一实施例中可设计为4层，原因是数据推出(Pop)的时钟比数据推入(push)的时钟快或频率相同，即，数据不会在先入先出缓冲器中累积，但考虑到数据推入/推出指标(push/pop pointer)的产生各需要2个时钟周期，故设计先入先出缓冲器设计提供4层深度。

被采信号的被采信号时钟DB_CLK的频率大于该主流时钟MS_CLK的频率、且小于等于该主流时钟MS_CLK的两倍频率时(例如，250M<DB_CLK≤500M)，所揭露的采样器400降频该被采信号时钟DB_CLK、并拓宽该被采信号的位数，根据降频后的该被采信号时钟将拓宽位数后的该被采信号推入并行的多个先入先出缓冲器(Asyn_FIFO_0…Asyn_FIFO_3其中多个)，再根据该主流时钟MS_CLK将数据推出并行的所述先入先出缓冲器。以300M频的被采信号时钟DB_CLK为例，16位x300M的被采信号需先降频一半转换为32位x150M，再分成2组16位的150M频信号推入并行的两组先入先出缓冲器(例如，ASYNC_FIFO_0以及ASYNC_FIFO_1)来并行实现时钟域转换。

至于主流时钟MS_CLK的频率大于被采信号时钟DB_CLK的两倍频率时(例如，DB_CLK<125M)，根据采样定理，以高于被采信号2倍以上的采样频率采样，即便采样时钟与被采信号不属于同一时钟域，采样后获得数据能够还原原来的被采信号。因此这种被采信号可不经先入先出缓冲器(Asyn_FIFO_0…Asyn_FIFO_3其中之一)进行时钟域转换即直接以该主流时钟MS_CLK采样该被采信号仍不失真。或者，如此条件的被采信号仍是可利用先入先出缓冲器(如图4所示)由主流时钟MS_CLK采样。

图5以流程图根据本发明一种实施方式说明硬件模块的信号采样。步骤S502比较主流时钟MS_CLK以及被采信号时钟DB_CLK。若比较结果是0.5MS_CLK≤DB_CLK≤MS_CLK，流程进行步骤S504，根据该被采信号时钟DB_CLK将被采信号推入先入先出缓冲器，再根据该主流时钟MS_CLK将数据推出先入先出缓冲器。若比较结果是MS_CLK<DB_CLK≤2MS_CLK，流程进行步骤S506，降频该被采信号时钟DB_CLK、并拓宽该被采信号的位数，根据降频后的该被采信号时钟将拓宽位数后的该被采信号推入并行的多个先入先出缓冲器，再根据该主流时钟MS_CLK将数据推出并行的所述先入先出缓冲器。若比较结果是DB_CLK<0.5MS_CLK，流程进行步骤S508，不经先入先出缓冲器即直接以该主流时钟MS_CLK采样该被采信号。或者，步骤S508也可依照图4设计仍是利用先入先出缓冲器由主流时钟MS_CLK采样。

以下讨论侦错用信号DS如何载于侦错用封包DP。一种实施方式是将侦错用信号DS封装在侦错用封包DP的负载数据区(payload data)，并将封包化的侦错用信号DS对应的标头(header)封装在侦错用封包DP的地址区(address)。侦错用封包DP可乘载多达N笔的侦错用信号DS。N为数字，与该侦错用封包DP的地址区宽度相关。侦错用封包DP的地址区宽度越宽，可以记录的标头笔数越多，N值越高。

图6A根据本发明一种实施方式图解64位封装模式的侦错用封包600，其中包括数据交易层封包(Transaction Layer Packet，简称TLP)地址区、以及TLP负载0…TLP负载2组成的TLP负载数据区。TLP负载数据区采64位封装模式，各自对应8位标头。受限于TLP地址区64位的宽度，共有6笔侦错用信号DS各自封装由TLP负载数据区乘载，分别为封包0…封包5。TLP地址区除了载有封包0…封包5的标头，多个低位(例如低14位[13:0])设定为固定值(14’h0)，以避免跨边界地址混淆(如，cross 4K boundary)。此外，在一实施例中，TLP地址区的最高位可以设定为1，以避免全零地址区信号导致输出该输入输出扩展芯片100后的信号侦错无法运行。值得注意的是，这里以输入输出扩展芯片100为高速周边组件互连(PCIE)协议规格举例，但本发明不限于此。在本实施例中，侦错用封包600遵守PCIE协议规范，格式形同普通的PCIE数据交易层封包(TLP)封包，但其TLP地址区并非如普通TLP封包是载有存储器地址(memory address)，而是载有封包0…封包5的对应的标头：包括触发旗标、溢位旗标以及计时器等。

图6B根据本发明一种实施方式图解32位封装模式的侦错用封包610，其中受限于TLP地址区64位的宽度，TLP负载数据区乘载的侦错用信号仍是共6笔。只是32位的封装模式使得TLP负载数据区仅包括TLP负载0以及TLP负载1。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视权利要求书所界定的为准。