Libero的使用手册

1. 下载和安装
   下载地址：https://www.microchip.com/en-us/products/fpgas-and-plds/fpga-and-soc-design-tools/fpga/libero-software-early-versions
   1.1先下载Libero Soc V11.9 SP6 for Windows
   

再下载V11,9 Libero Soc Design Suite

1.2 安装顺序为先安装11.9，再安装SP6。
1.3 LICENSE的申请和配置
1.3.1进入官网首页，然后点击图片中的manage your license会进入到下面的页面

1.3.2然后点击request free licenses，会出现一个框，让你填写自己的c盘卷序列号

1.3.3、查看自己的C盘序列号，打开电脑CMD，输入vol c:（有一个空格和冒号）。然后将自己的C盘序列号填入网页中。

1.3.4图中的DiskID就是填写你C盘序列号的位置，填写完成后点击Register，几秒钟后会提示你，预计45分钟后会发送到你的邮箱

1.3.5邮箱中两个小时也没有收到信息，但是刷新页面之后直接就显示出来了，现在直接下载即可。

1.3.6将license文件下载到你安装的盘里，我是安装在D盘actel下面的，那么就直接复制到actel文件下

1.3.7 配置环境变量，右击我的电脑，点开属性–高级系统设置–环境变量–点击新建环境变量。

2. Libero的使用步骤
   2.1新建工程
   
   

然后选择型号，框框部分就是芯片选型服务，一般都是根据这些参数进行选型。选完之后一般情况下可以直接点击finish，因为后面三步都是默认的。全部配置好后点击finish,出现如下图所示界面：

点击图中红色边框按钮后，出现如下图所示界面：

则表明新建工程成功。
点击左上角new 选择里面的HDL选项

然后点击OK即可。

下面点击下图所示的下面的那个红框部分，就可以看到界面上方的test1（test1.v）。

然后右键test1(test1.v)，选择如下图所示的蓝色标志部分。

这个步骤就是检测代码是否存在错误，如果编译成功会弹出如下图所示对话框：

然后打开synplify进行综合，双击红框部分，如下所示：

点击synplify综合之后会有一个绿色的勾，证明综合编译通过。

下一步是compile。（在compile之前如果有提前做好的管脚约束或者时序约束，可以提前导入。在constraints文件夹下。）

配置引脚。双击下图所示框框部分即可进行管脚配置：

出现如下图所示界面，注意框框中的内容，然后点击左上角框框中的commit按钮。

点击后如下图所示即成功：

然后关闭当前页面，此时会留下一个Designer页面，如下图所示：

如果不需要生成pdc文件导出的话（就是VIVADO里面的XDC管脚配置文件），直接点击保存即可，若需要生成pdc文件，先点击保存，然后点File-Export-Constraint Files，

这时pdc文件将默认生成在刚才上面提到的Constraints文件夹下。

然后点击布局布线Place and Route

布局布线结束后点击生成bit文件，如下图所示：

然后点击Program Device开始烧录程序，如下图所示，

烧录前双击program device，即可开始烧录，烧录成功后会出现左边的两个绿色的对勾。
完成上述步骤即成功。

3. 有关信号DEBUG（类似VIVADO的ila，ACTEL称作逻辑分析仪Identify）和使用synplify生成的edn网表文件
   3.1 有时候我们不在本地使用synplify，比如说一Libero在windows本地，Synplify是在LINUX的服务器，这时候需要用到synplify生成的edn文件，（服务器上.v文件一般不许下载到本地），
   去服务器上找到edn文件下载下来，如下所示：
   

一般edn文件默认路径为在syn工程目录的synthesis文件夹下。
3.2使用edn文件来生成工程使用的是另外一种方式。首先还是点开new project，如下所示：

第1，2，3步和之前一样，到第4步时，点击Import File，将我们刚才生成的edn文件导入（synplify的使用此文档不作详细解释）：

找到下载好的edn文件夹，在右下角为文件类型里选择edn文件类型，不然找不到，然后双击导入。

此时界面跳转至如下所示位置，和之前不同的是work下的.v文件变成了edn文件。

左侧工程列表下缺少了之前的Synplify选项，因为edn文件本身就是Synplify生成的，所以不需要再次综合。

剩下的步骤和之前的一样。
3.3 有关DEBUG
3.3.1 debug文件的导入
Actel的deubg文件后缀为.idc。同样是在synthesis文件夹下，但并不只是导入一个.idc文件，还有其他相关文件需要导入，否则无法使用。
总共需要导入四个文件，分别是工程的.prj文件、identify.idc、instr.db、syn.db。导入方式和edn文件相同。

3.3.2 在Identify Debug Design上右键，选择Open Interactively，打开identify工具（因为写这个文章的时候手边没有下载器，此处DEBUG图引自：https://www.codenong.com/cs107074187/）

选择要触发的信号，和触发类型

连接FlashPro下载器，点击小人图标，启动抓取，满足触发条件自动停止。

右侧黄色的显示就是触发瞬间时信号的值。右键可以改变数据格式。

点击波形按钮，在GTKWave中打开抓取到的波形

可以按住左键拖动测量时间差